La Tesina presenta el desarrollo de una interfaz de comunicación entre un simulador de eventos discretos basado en el formalismo DEVS y un NPU (Network Processor Unit) para aplicaciones genéricas de telecomunicaciones. La nueva interfaz posibilita la ejecución de modelos DEVS a modo embebido y en tiempo real en un NPU, permitiendo utilizar a los propios modelos como producto final en un proceso de desarrollo de software de telecomunicaciones. Siguiendo un desarrollo completamente basado en Modelado y Simulación DEVS nuestra estrategia prevé combinar las ventajas de un enfoque práctico con el rigor de un método formal, conservando la continuidad de los modelos obtenidos desde las fases iniciales (especificación, simulación y verificación) hasta su aplicación en las fases finales (validación e implementación). De este modo, se mitigan importantes problemas que surgen en las últimas fases de los desarrollos basados en Modelado y Simulación, los cuales típicamente requieren la re-implementación casi completa de los modelos obtenidos para adaptarlos a las particularidades del hardware embebido destino. La nueva interfaz desarrollada en esta Tesina permite la comunicación entre el simulador ECD++ (para ejecución de modelos DEVS en dispositivos embebidos) y el Network Processor Intel IXP2400. Este procesador integra dos jerarquías o niveles de hardware de procesamiento: uno de “alto nivel” basado en un procesador RISC Intel XScale y otro de “bajo nivel”, basado en un cluster paralelo de 8 MicroEngines (microcontroladores multi-threaded programables RISC) destinados a la manipulación eficiente de paquetes en buses de alta velocidad. Se portó ECD++ para que ejecute en la jerarquía de alto nivel de IXP2400 permitiéndole realizar acciones de sensado y actuación sobre el hardware de bajo nivel. Esto hace posible que ECD++ ejecute modelos DEVS en modalidad Hardware-In-The-Loop (HIL) para diseñar controladores de tráfico de red en tiempo real. Este trabajo representa el primer antecedente en portar un simulador DEVS a un Network Processor cerrando el lazo a modo HIL con circuitos específicos de procesamiento de paquetes. A partir del nuevo mecanismo de comunicación bidireccional desarrollado, se pueden separar claramente las tareas de diseño de modelos DEVS (en C++) y las tareas de programación de algoritmos específicos para manipulación de paquetes (en microC o assembler), habilitando el co-desarrollo interdisciplinario de soluciones embebidas complejas en el área de telecomunicaciones.